通用小晶片互连

通用小晶片互连 ( UCIe, Universal Chiplet Interconnect Express) 是一种开放规格，适用于小晶片之间的裸晶互连与序列汇流排。它由AMD 、 Arm 、日月光集团、Google Cloud、英特尔、 Meta 、微软、高通、三星和台积电共同开发。

2022年8月，阿里巴巴集团和英伟达加入成为董事会成员。

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透过这个互连技术，能够建构大型的系统晶片 (SoC, System on Chip) 封装，突破世上最大光罩尺寸的限制。

它允许一颗晶片当中混装多个不同厂商的裸晶 (die)，同时透过使用多个小晶片以提高良率 (译注: 小晶片在封装前就已经经过测试，如果有毁损就不会进入封装，故可以提高成品良率)。

每个个别的小晶片允许使用不同的制程，合适的装置类型 (device type，半导体装置)，或是不同的效能与能耗需求。

UCIe 1.0 规格于2022年3月2日发布。 其定义了物理层、协定层、软体模型与相容性测试的程序。物理层支援高达 32 GT/s ，具有 16 至 64 个通道，并使用 256 字节流量控制单元(FLIT) 于资料传输，类似于PCIe 6.0；协定层基于具有 CXL.io (PCIe)、CXL.mem 和 CXL.cache 协定的Compute Express Link 。

多个晶片上互连技术被定义出来，例如用于“标准”2D 封装的有机基板，或用于“进阶” 2.5D/3D 封装的嵌入式矽桥 (EMIB)、矽插入器和扇出嵌入式桥。 物理规格则是基于英特尔的进阶介面汇流排 (AIB)。

与典型的 PCIe SerDes相比，更短的信号路线可以达到 20 倍以上的 I/O 性能和能耗（每位元约 0.5 p J ），频宽密度高达每 mm ² 1.35 TByte/s (在常见的 45 μm bump pitch 上) ，或是密度提高 3.24 倍 (在常见的 25 μm bump pitch 上）。

未来的版本可能包括其他的协定、更宽的资料链路和更高密度的连线。

UCIe 1.1 规格已于2023年8月8日发布