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DDR5 SDRAM

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DDR5 SDRAM
16 GiB DDR5-4800 1.1 V UDIMM 主記憶體
研發商JEDEC
類型SDRAM
產品世代5代
發佈日期2020年7月14日[1]
前代機種DDR4 SDRAM

第五代雙倍資料率同步動態隨機存取記憶體(英語:double data rate fifth-generation synchronous dynamic random-access memory,縮寫DDR5 SDRAM)是一種高頻寬電腦記憶體規格。它屬於SDRAM家族的記憶體產品。

英特爾公司Geof Findley稱,JEDEC計劃在2016年發佈DDR5 SDRAM規範,該種記憶體將在2020年向終端使用者提供。截至2017年2月,JEDEC部分規範資訊已經公開。[2][3][4]而2017年4月的新聞顯示,JEDEC宣佈將在當年6月公佈更多資訊,DDR5設計規範將於次年出爐[5]

2018年11月,SK海力士宣佈研發完成,預計2020年量產。[6] 2021年,十銓科技率先上市DDR5 4800 16X2套件記憶體。[來源請求]

主記憶體晶片

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雖然前幾代SDRAM允許使用由主記憶體晶片和無源布線(加上小型串行檢測ROM)組成的無緩衝 DIMM,但 DDR5 DIMM 需要額外的緩衝電路,使得 DIMM 的介面不同於 RAM 晶片本身的介面。

DDR5 LRDIMM 使用 12V 電壓,UDIMM 使用 5V 電壓。DDR5 DIMM 僅提供 3.3 V 的管理介面電源,[7]並使用板載電路(電源管理集成電路和相關的組件)轉換為主記憶體晶片所需的較低電壓。接近使用點的最終電壓調節可提供更穩定的電源,並反映了 CPU 穩壓器的發展。

與 DDR4 不同,所有 DDR5 晶片都具有晶片內ECC,在將數據傳送到 CPU 之前檢測並糾正錯誤。但是,這與主記憶體模組上帶有額外數據校正晶片的真正ECC 主記憶體不同。DDR5 的糾錯是為了提高可靠性並允許使用更密集的 RAM 晶片,從而降低每個晶片的缺陷率。但請注意,DDR5 DIMM 仍有 ECC 變體。該變體有額外的電路到 CPU 以傳送錯誤檢測數據,讓 CPU 檢測和糾正傳輸過程中發生的錯誤。[8]

雙控制器雙通道

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處理器對每條 DIMM 主記憶體,均設有兩個獨立控制器,架構上兩條記憶體組成雙控制器雙通道。雖然早期的 SDRAM 有一條 CA(命令/地址)匯流排控制 64 條(用於非 ECC)或 72 條(用於 ECC)數據線,但在 DDR5 DIMM 時則由兩條 CA 匯流排控制:32 條(非 ECC)或 40 條(ECC)數據每條線,總共 64 或 80 條數據線。該匯流排寬度乘以兩倍的最小突發長度(16 位元組)保留了 64 位元組的最小訪問大小,這與 x86 微處理器使用的高速緩衝記憶體行大小相匹配。

參考資料

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  1. ^ Smith, Ryan. DDR5 Memory Specification Released: Setting the Stage for DDR5-6400 And Beyond. AnandTech. 2020-07-14 [2020-07-15]. (原始內容存檔於2021-04-05). 
  2. ^ JEDEC Memory Workshops: DDR5, NVDIMM-P, DRAM Tutorial. JEDEC. [2017-03-30]. (原始內容存檔於2017-03-16) (英語). 
  3. ^ DDR5記憶體終於殺到!一個悲凉英雄. 快科技. [2017-02-13]. (原始內容存檔於2017-02-14) (中文(中國大陸)). 
  4. ^ DDR5記憶體詳细規格公布:2020年普及!. 快科技. [2017-02-13]. (原始內容存檔於2017-02-14) (中文(中國大陸)). 
  5. ^ JEDEC:比DDR4快兩倍的DDR5將在明年底定. iThome. 2017-04-03 [2017-09-22]. (原始內容存檔於2017-09-22) (中文(臺灣)). 
  6. ^ SK 海力士發表次代記憶體 DDR5,滿足大數據、AI 需求. TechNews 科技新報. [2019-04-25]. (原始內容存檔於2019-04-25) (中文(臺灣)). 
  7. ^ Wayback Machine (PDF). web.archive.org. [2022-07-29]. 原始內容存檔於2021-10-29. 
  8. ^ Why DDR5 does NOT have ECC (by default), [2022-07-29], (原始內容存檔於2022-07-29) (中文(中國大陸))